1.1 高速信号

英特尔的创始人之一摩尔曾经预测：每隔18个月计算机的性能将翻倍，历史证明了这个预测。衡量计算机性能指标的一个重要指标就是处理器芯片的时钟频率，如图1-1所示说明了英特尔处理器时钟频率的发展趋势：大约每两年时钟频率就能提高一倍。2001年半导体行业协会对未来芯片上时钟频率做了一个规划[半导体国际技术发展蓝图（ITRS）]，根据规划处理器时钟频率将不断增长，这必然意味着系统上的数据传输速率、总线速率不断增长。此外，其他产品如宽带通信设备中的数据传输率和时钟频率也会加速提高。因此，越来越多的电子系统设计师们将从事100MHz频率以上的电路设计。目前，超过一半的数字系统的时钟频率高于100MHz。当系统时钟频率超过50MHz时，将出现传输线效应和信号完整性问题；而当系统时钟频率达到120MHz时，基于传统方法设计的PCB将无法工作，必须使用高速电路设计方法。因此，高速电路设计已经成为现代电子系统设计师必须掌握的知识。只有使用高速电路设计技术，才能实现设计过程的可控性。

1.1.1 高速的界定

如果一个数字系统的时钟频率达到或者超过50MHz，而且工作在这个频率之上的电路已经占到了整个电子系统一定的分量（比如说1/3），这就称为高速电路。

实际上信号的谐波频率比信号本身的重复频率高，是信号快速变化的上升沿与下降沿引发了信号传输的非预期结果。因此，通常约定如果走线传播延时大于20%驱动端的信号上升时间，则认为此类信号是高速信号并可能产生传输线效应。

定义了传输线效应发生的前提条件，又如何判断传播延时是否大于20%驱动端的信号上升时间呢？信号上升时间的典型值一般可通过器件手册查出，而信号的传播时间在PCB设计中由实际布线长度和传播速度决定。例如，“FR4（环氧树脂）”印刷板上信号传播速度大约为6inch/ns（1inch=2.54cm），但如果过孔多，器件引脚多，速度将降低，高速逻辑器件的信号上升时间大约为0.2ns，则安全的走线长度将不会超过0.24inch。

假设“Tr”为信号上升时间，“TD”为信号线传播延时，有如下经验法则：如果Tr≥5TD，信号落在安全区域；如果2TD≥Tr≥5TD，信号落在不确定区域；如果Tr≤2TD，信号落在问题区域。对于落在不确定区域及问题区域的信号，应该使用高速电路设计方法进行设计。

与低速情况下的数字设计相比，高速数字设计着重强调了数字电路之间用来传输信号的路径和互连，设计者需要关注从发送信号芯片到接收信号芯片间的完整的电流路径，包括封装、走线、连接器、插座，以及许多其他的结构。高速数字电路的设计主要研究互连对信号传播的影响、信号间的相互作用，以及和外界的相互作用。

1.1.2 高速信号的频谱

标准时钟信号波形是梯形的周期数字脉冲，如图1-2所示，脉冲周期为T；信号上升时间为tr；信号下降时间为tf。假设tr=tf，高电平维持时间为t0，定义数字脉冲宽度为τ=t0+tr。

将此时钟信号作傅里叶展开如下：

通过式（1-1）的傅里叶展开可以得到此时大致的时钟信号离散频谱，如图1-3所示。可见数字信号的频谱并不局限于其时钟频率，而是覆盖很宽的频率范围。例如，一个时钟频率为33MHz的数字系统，它的三次谐波分量接近100MHz。电路板上的元件、走线、封装、连接器等互连结构在33MHz时可能不会带来问题，但是对于100MHz的谐波，趋肤效应、传输线效应开始出现，并影响信号的完整性。随着频率的升高，一段不起眼的导线、一个封装引脚都可能像天线一样辐射电磁波，带来电磁兼容性问题。此外，系统互连对不同频率的衰减不同，频率越高，衰减越大，这就可能带来信号波形退化等一系列问题。

1.1.3 集总与分布参数系统

在传统的低速数字设计中，通常认为一段走线是等电位的，忽略了它对信号传输的影响，但对于高速信号就没那么简单了。

来看一个上升/下降沿为0.1ns，高电平维持时间为1ns的脉冲信号分别经过一段1inch长的PCB走线和0.1inch走线的情况。

如图1-4（a）所示，对于输入的该脉冲信号，在同一时刻线上各点的瞬时电位几乎是一致的，可以近似把它看做等电位的一点，这样的系统称之为集总参数系统。

如图1-4（b）所示为信号经过1inch走线传输时沿线各点的一系列瞬时波形。显然，随着该脉冲信号沿走线传播，走线上各个点的电位在同一时刻是不一样的。这个系统对输入脉冲的响应沿走线是分布的，所以，从时域来看，称之为分布参数系统。